Este Curso de Vivado-HLS (Xilinx-FPGAs) consta de tres partes introductorias y se realizará en la Escola Tècnica Superior d’Enginyeria de la Universitat de València (ETSE-UV). El Curso está organizado por Electratraining (Xilinx-ATP) con la colaboración del Grupo de Diseño de Sistemas Digitales y Comunicaciones (DSDC) de dicha Universidad.

El Curso está enfocado en el diseño de circuitos digitales que quieran utilizar síntesis de alto nivel. El diseño digital ha evolucionado de los lenguajes de descripción de hardware (HDL – Hardware Description Languages) a los lenguajes de alto nivel (HLL – High Level Languages).

En este curso se estudian las estrategias para el uso de las herramientas de síntesis para obtener diseños digitales eficientes a partir de descripciones en C/C++. Se aprenden los conceptos de optimización de área y velocidad en el contexto de la síntesis de alto nivel. La generación de IP-cores tanto como co-procesadores de sistemas empotrados como sistemas autónomos.

Fechas:

Jueves 10 y Viernes 11 de noviembre de 2016 de 9:00 a 18:00.

Sala de Juntas ETSE-UV (0.2.4)

Contacto:

José Torres (jose.torres@uv.es)