Aquest Curs de Vivado-HLS (Xilinx-FPGAs) consta de tres parts introductòries i es realitzarà en la Escola Tècnica Superior d’Enginyeria de la Universitat de València (ETSE-UV). El Curs està organitzat per Electratraining (Xilinx-ATP) amb la col·laboració del Grup de Disseny de Sistemes Digitals i Comunicacions (DSDC) d'aquesta Universitat.

El Curs està enfocat en el disseny de circuits digitals que vulguen utilitzar síntesis d'alt nivell. El disseny digital ha evolucionat dels llenguatges de descripció de maquinari (HDL – Maquinari Description Languages) als llenguatges d'alt nivell (HLL – High Level Languages).

En aquest curs s'estudien les estratègies per a l'ús de les eines de síntesis per a obtenir dissenys digitals eficients a partir de descripcions en C/C++. S'aprenen els conceptes d'optimització d'àrea i velocitat en el context de la síntesi d'alt nivell. La generació d'IP-cores tant com co-processadors de sistemes encastats com a sistemes autònoms.

Dates:
Dijous 10 i Divendres 11 de novembre de 2016 de 9:00 a 18:00.
Sala de Juntes ETSE-UV (0.2.4).

Contacte:
José Torres (jose.torres@uv.es)